按照以下要求设计实现 y = al +a2+a3这个表达式。规定输入信号 al ,a2和a3均为位宽为16bit的信号。编写测试激励进行验证， 编写测试激励时，要求输入数据随着新的时钟周期的到来均发生变化即有新值。要求通过2个时钟周期的计算得到输出结果。在第一个时钟周期时计算 al +a2的值，在第二个时钟周期时再计算 al +a2的值与a3之和。

好的，这是一个简单的加法器设计。以下是 Verilog 代码实现：

module adder(
  input [15:0] al,
  input [15:0] a2,
  input [15:0] a3,
  input clk,
  output reg [15:0] y
);

reg [15:0] temp;

always @(posedge clk) begin
  temp <= al + a2;
end

always @(posedge clk) begin
  y <= temp + a3;
end

endmodule

这段代码中，我们首先使用一个暂存器 temp 保存 al + a2 的值，然后在第二个时钟周期中将 temp 和 a3 相加得到 y 的值。测试激励应该包含一个时钟信号 clk 和输入信号 al、a2、a3，我们可以通过改变输入信号的值来测试加法器的正确性。

module adder_tb;

reg [15:0] al, a2, a3;
reg clk;
wire [15:0] y;

adder dut(.al(al), .a2(a2), .a3(a3), .clk(clk), .y(y));

initial begin
  clk = 0;
  al = 1;
  a2 = 2;
  a3 = 3;
  #1;
  al = 4;
  a2 = 5;
  #1;
  al = 6;
  a2 = 7;
  a3 = 8;
  #1;
  $finish;
end

always #5 clk = ~clk;

endmodule

这个测试激励会在时钟上升沿改变输入信号的值，并在每个时钟周期后等待一定时间。在第一个时钟周期，al 和 a2 的值分别为 1 和 2；在第二个时钟周期，al 和 a2 的值分别为 4 和 5；在第三个时钟周期，al、a2 和 a3 的值分别为 6、7 和 8。我们可以通过仿真波形验证加法器的输出是否正确。