verilog 两个数值的比较

在Verilog中，可以使用比较运算符（如“>”、“<”、“==”、“<=”、“>=”）来比较两个数值。

例如，下面是一个比较两个8位无符号整数的模块：

module compare_numbers (
    input [7:0] num1,
    input [7:0] num2,
    output reg greater,
    output reg less,
    output reg equal
);

always @(*) begin
    if (num1 > num2) begin
        greater = 1;
        less = 0;
        equal = 0;
    end else if (num1 < num2) begin
        greater = 0;
        less = 1;
        equal = 0;
    end else begin
        greater = 0;
        less = 0;
        equal = 1;
    end
end

endmodule

在上述模块中，输入端口num1和num2分别代表要比较的两个数值，输出端口greater、less和equal分别表示num1是否大于、小于或等于num2。always块使用if-else语句根据比较结果来更新输出端口。