有两个16位的计数值,该计数值为reg类型,现在想将这两个计数值依次通过一个FPGA的引脚输出,用verilog 语言该怎么写

在Verilog中，如果你有两个16位的计数器（`reg [15:0] cnt_a`和`reg [15:0] cnt_b`），并且想要通过一个FPGA的单一线（比如IO pin）按顺序输出每个计数器的值，你可以使用移位寄存器或者流水线的方式来实现。这里是一个简单的例子：

module output_counter(
    input wire clk,          // 全局时钟
    input wire reset,        // 外部复位信号
    input wire start_a,      // 开始输出cnt_a的信号
    input wire start_b,      // 开始输出cnt_b的信号
    input wire data_out,     // FPGA引脚用于输出
    input wire enable         // 控制是否输出计数值
);

reg [15:0] shift_register; // 使用移位寄存器暂存

always @(posedge clk or posedge reset) begin
    if (reset) begin
        shift_register <= {16'd0}; // 清零移位寄存器
    end else if (enable) begin
        if (start_a) begin
            shift_register <= cnt_a; // 输出cnt_a
            start_a <= 0;           // 阻止立即再次输出
        end else if (start_b) begin
            shift_register <= cnt_b; // 输出cnt_b
            start_b <= 0;           // 同上
        end else if (!data_out) begin
            // 当数据输出线没高电平时，表示正在输出，不需要改变
        end else begin
            data_out <= shift_register[0]; // 输出移位寄存器最低位
            shift_register <= shift_register >> 1; // 移位寄存器右移
        end
    end
end

// ...其他模块声明和连接...
endmodule