用verilog设计一个含有16个4位寄存器的寄存器堆，同时有两个4位的输出tdata

好的，下面是一个简单的Verilog代码示例，实现一个含有16个4位寄存器的寄存器堆，同时有两个4位的输出tdata。

module register_file(
    input wire [3:0] read_addr1,
    input wire [3:0] read_addr2,
    input wire [3:0] write_addr,
    input wire [3:0] write_data,
    input wire write_enable,
    output reg [3:0] tdata1,
    output reg [3:0] tdata2
);

reg [3:0] reg_file [0:15];

// 读取操作
assign tdata1 = reg_file[read_addr1];
assign tdata2 = reg_file[read_addr2];

// 写入操作
always @ (posedge clk) begin
    if (write_enable) begin
        reg_file[write_addr] <= write_data;
    end
end

endmodule

在这个示例中，我们使用了一个16个4位寄存器的数组 `reg_file` 来实现寄存器堆的存储。对于读取操作，我们通过 `read_addr1` 和 `read_addr2` 来指定要读取的寄存器地址，然后将对应的寄存器值输出到 `tdata1` 和 `tdata2`。对于写入操作，我们通过 `write_addr` 和 `write_data` 来指定要写入的寄存器地址和数据值，并使用 `write_enable` 来控制写入操作的时机。