（写出代码和仿真代码）实现时钟的动态频率配置，外部控制信号为时钟分频系数，以此控制输出的时钟频率。

以下是时钟动态频率配置的代码和仿真代码：

module clk_divider (
    input clk_in, // 输入时钟信号
    input [7:0] div_factor, // 分频系数
    output reg clk_out // 输出时钟信号
);

reg [7:0] cnt;

always @(posedge clk_in) begin
    if (cnt == div_factor - 1) begin
        cnt <= 0;
        clk_out <= ~clk_out; // 时钟反转
    end else begin
        cnt <= cnt + 1;
    end
end

endmodule

仿真代码：

module clk_divider_tb;

reg clk_in;
reg [7:0] div_factor;
wire clk_out;

clk_divider uut (
    .clk_in(clk_in),
    .div_factor(div_factor),
    .clk_out(clk_out)
);

initial begin
    clk_in = 0;
    div_factor = 2;
    #10 div_factor = 4;
    #10 div_factor = 8;
    #10 div_factor = 16;
    #10 $finish;
end

always #5 clk_in = ~clk_in;

endmodule

在仿真中，我们通过改变 `div_factor` 的值来控制输出时钟频率。在时钟上升沿时，计数器 `cnt` 递增，当 `cnt` 等于分频系数时，计数器清零，输出时钟反转。所以当我们将分频系数设为 2 时，输出时钟频率为输入时钟频率的一半，设为 4 时，输出时钟频率为输入时钟频率的四分之一，以此类推。