设计一个任意整数数控分频器，其分频系数（1-255）由外部的8位数控制。要求使用VHDL语言实现，并仿真，最后下载到实验箱验证。 其中外部总时钟是20MHz，需要先通过一个2000的分频器得到一个10KHz的信号，然后数控分频器对10KHz的信号进行数控分频的代码

好的，我可以帮您设计一个任意整数数控分频器，并使用VHDL语言实现。以下是一个简单的实现方案：

1. 在VHDL中定义一个8位数控分频器实体，该实体包括一个8位输入端口（用于接收分频系数），一个时钟输入端口（用于接收总时钟信号），以及一个输出端口（用于输出分频后的信号）。

2. 在实体中，首先需要使用一个2000的分频器将总时钟信号降频为10KHz的信号。这可以通过使用一个计数器实现，在每隔2000个时钟周期时输出一个脉冲。

3. 接下来，我们需要将计数器输出的10KHz信号作为时钟输入，并将其连接到一个可编程计数器（例如Xilinx的Virtex-7 FPGA中的MMCME2_ADV模块）的时钟输入端口。

4. 在计数器中，我们可以将分频系数作为计数器的计数值，并在计数达到设定的分频系数时输出一个脉冲。这个脉冲就是分频器的输出。

5. 最后，我们可以将计数器输出的脉冲反转（如使用一个反向器），以便我们可以将其用作分频器的输出。

以下是一个简单的VHDL代码示例：

library ieee;
use ieee.std_logic_1164.all;

entity num_divider is
    port (
        clk: in std_logic;
        num: in std_logic_vector(7 downto 0);
        out_clk: out std_logic
    );
end num_divider;

architecture rtl of num_divider is
    signal clk_10khz: std_logic;
    signal counter: unsigned(7 downto 0) := (others => '0');
    signal divider: unsigned(7 downto 0);

begin
    -- Divide the input clock by 2000 to get a 10kHz clock
    process(clk)
    begin
        if rising_edge(clk) then
            if counter = 1999 then
                counter <= (others => '0');
                clk_10khz <= not clk_10khz;
            else
                counter <= counter + 1;
            end if;
        end if;
    end process;

    -- Divide the 10kHz clock by the input number
    process(clk_10khz)
    begin
        if rising_edge(clk_10khz) then
            if divider = unsigned(num) then
                divider <= (others => '0');
                out_clk <= not out_clk;
            else
                divider <= divider + 1;
            end if;
        end if;
    end process;

end rtl;

在以上代码中，我们定义了一个名为`num_divider`的实体，它包含一个时钟输入端口`clk`，一个8位数控输入端口`num`，以及一个输出端口`out_clk`。我们使用两个处理器来分别实现2000分频器和数控分频器，最终输出分频后的信号。您可以根据自己的需要进行更改和调整。

最后，您可以使用仿真工具（如ModelSim）来验证代码是否正确，并将代码下载到实验箱中进行验证。