设计一个任意整数数控分频器，其分频系数（1-255）由外部的8位数控制。要求使用VHDL语言实现，其中外部总时钟是20MHz，需要先通过一个2000的分频器得到一个10KHz的信号，然后数控分频器对10KHz的信号进行数控分频的代码

以下是数控分频器的VHDL代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity frequency_divider is
    port(
        clk_in : in std_logic;
        reset : in std_logic;
        n : in unsigned(7 downto 0);
        clk_out : out std_logic
    );
end entity;

architecture rtl of frequency_divider is
    signal clk_10khz : std_logic := '0';
    signal counter : unsigned(11 downto 0) := (others => '0');
begin
    process(clk_in, reset)
        variable clk_2khz : std_logic := '0';
    begin
        if reset = '1' then
            clk_10khz <= '0';
            counter <= (others => '0');
        elsif rising_edge(clk_in) then
            -- 2kHz clock generator
            clk_2khz := not clk_2khz;
            if clk_2khz = '1' then
                -- 10kHz clock generator
                clk_10khz := not clk_10khz;
                -- frequency divider
                if counter = to_unsigned(1999, 12) then
                    counter <= (others => '0');
                else
                    counter <= counter + 1;
                end if;
            end if;
        end if;
    end process;
    
    clk_out <= clk_10khz when counter = to_unsigned(unsigned(n), 12) else '0';
end architecture;

该设计中，我们首先使用一个2kHz的时钟信号作为中间信号，然后通过一个简单的计数器实现了一个10kHz的时钟信号。接着，我们将外部的8位数控信号 `n` 转换成一个12位无符号数，将这个数作为计数器的上限，当计数器达到上限时，就输出一个高电平的时钟信号 `clk_out`，从而实现任意整数数控分频器的功能。