来一段Verilog的case语句

以下是一个简单的Verilog的case语句的例子：

module example_case (
  input [1:0] sel,
  output reg [3:0] out
);

always @ (*)
begin
  case (sel)
    2'b00: out = 4'b0000;
    2'b01: out = 4'b0001;
    2'b10: out = 4'b0010;
    2'b11: out = 4'b0011;
    default: out = 4'bXXXX; // 如果sel的值不是00、01、10或11，则out的值为未定义
  endcase
end

endmodule

在上述代码中，case语句的输入是sel，它是一个2位的输入端口。case语句中的每个分支都对应于一个特定的sel值，并且每个分支都有一个对应的out值。当sel值等于某个分支时，out值将被设置为对应的值。如果sel的值不是00、01、10或11，则out的值为未定义。