写一个Verilog 三段式状态机

以下是一个简单的 Verilog 三段式状态机示例，其中包含三种状态：START、STATE1 和 STATE2。

module three_state_fsm (
    input clk,
    input reset,
    output reg state_out
);

// 定义状态
parameter START = 2'b00;
parameter STATE1 = 2'b01;
parameter STATE2 = 2'b10;

// 定义状态寄存器和状态转移条件
reg [1:0] state_reg;
always @(posedge clk or posedge reset) begin
    if (reset) begin
        state_reg <= START;
    end else begin
        case(state_reg)
            START: begin
                state_reg <= STATE1;
            end
            STATE1: begin
                if (/* 状态转移条件 */) begin
                    state_reg <= STATE2;
                end
            end
            STATE2: begin
                if (/* 状态转移条件 */) begin
                    state_reg <= STATE1;
                end
            end
        endcase
    end
end

// 输出状态
always @(state_reg) begin
    case(state_reg)
        START: begin
            state_out = 0;
        end
        STATE1: begin
            state_out = 1;
        end
        STATE2: begin
            state_out = 2;
        end
    endcase
end

endmodule

在此示例中，我们使用了一个名为 `state_reg` 的寄存器来存储当前状态，并使用 `case` 语句来确定下一个状态。每个状态的输出用 `state_out` 信号表示，并在 `always` 块中进行设置。

请注意，在实际设计中，状态转移条件应该根据具体应用程序进行自定义，并在上面的代码中进行修改。