用verilog写一个三段式状态机

下面是一个简单的三段式状态机的Verilog代码，实现了一个简单的计数器。

module three_stage_fsm(
    input clk,
    input rst,
    input start,
    output reg [7:0] cnt,
    output reg done
);

parameter IDLE = 2'b00;
parameter COUNT = 2'b01;
parameter FINISH = 2'b10;

reg [1:0] state;
reg [7:0] count;

always @(posedge clk) begin
    if(rst) begin
        state <= IDLE;
        count <= 0;
        cnt <= 0;
        done <= 0;
    end
    else begin
        case(state)
            IDLE: begin
                if(start) begin
                    state <= COUNT;
                end
            end
            COUNT: begin
                count <= count + 1;
                if(count >= 255) begin
                    state <= FINISH;
                    cnt <= count;
                end
            end
            FINISH: begin
                done <= 1;
            end
            default: begin
                state <= IDLE;
                count <= 0;
                cnt <= 0;
                done <= 0;
            end
        endcase
    end
end

endmodule

在这个代码中，我们使用了三个状态：IDLE，COUNT和FINISH。初始状态为IDLE，当输入信号start变为高电平时，状态转移到COUNT。在COUNT状态中，计数器count被递增，当计数器达到255时，状态转移到FINISH，同时输出结果cnt，并将done信号置为高电平。在FINISH状态中，状态不再改变，计数器和输出结果保持不变，done信号保持高电平。

需要注意的是，这个代码中使用了一个parameter定义了状态值，这样可以使代码更加清晰易读。同时，我们使用了一个case语句来实现状态转移和状态操作。