verilog给个三段式状态机示例

当今数字系统中，三段式状态机是最常用的状态机之一。下面是一个简单的三段式状态机示例，该状态机有三个状态：S0，S1和S2。

module three_stage_fsm(input clk, input reset, input x, output reg z);
    //定义状态
    parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10;
    //定义当前状态和下一个状态
    reg [1:0] state, next_state;
    
    //状态转移逻辑
    always @ (posedge clk, posedge reset) begin
        if (reset) begin
            state <= S0;
        end else begin
            state <= next_state;
        end
    end
    
    //组合逻辑
    always @ (*) begin
        case (state)
            S0: begin
                if (x) begin
                    next_state = S1;
                    z = 1;
                end else begin
                    next_state = S0;
                    z = 0;
                end
            end
            S1: begin
                if (x) begin
                    next_state = S2;
                    z = 1;
                end else begin
                    next_state = S0;
                    z = 0;
                end
            end
            S2: begin
                if (x) begin
                    next_state = S2;
                    z = 1;
                end else begin
                    next_state = S0;
                    z = 0;
                end
            end
        endcase
    end
endmodule

上述代码中，输入时钟信号 `clk`，重置信号 `reset`，输入信号 `x` 和输出信号 `z` 都是模块的输入和输出。状态机有三个状态：S0，S1和S2，通过 `parameter` 关键字定义。当前状态和下一个状态都是2位寄存器 `state` 和 `next_state`。

状态转移逻辑使用 always 块，检测时钟和重置信号。如果重置信号为高电平，则当前状态将被重置为 S0，否则当前状态将被更新为下一个状态。组合逻辑使用 always 块，根据当前状态和输入信号 x 计算下一个状态和输出信号 z。根据状态转移图，当状态为 S0 时，如果输入信号为高电平，则下一个状态为 S1，输出信号为高电平；否则下一个状态为 S0，输出信号为低电平。当状态为 S1 时，同样地，如果输入信号为高电平，则下一个状态为 S2，输出信号为高电平。如果输入信号为低电平，则下一个状态为 S0，输出信号为低电平。当状态为 S2 时，无论输入信号如何，下一个状态始终为 S2，输出信号为高电平。

总之，上述代码实现了一个简单的三段式状态机，其状态转移逻辑和组合逻辑使用了 always 块。