三段式状态机示例代码Verilog

下面是一个简单的三段式状态机示例代码Verilog：

module state_machine(input clk, input reset, input start, output reg done);

  // 定义状态集合
  parameter idle = 2'b00;
  parameter running = 2'b01;
  parameter finished = 2'b10;
  
  // 定义状态寄存器和当前状态
  reg [1:0] state_reg, state_next;
  
  // 定义转移条件
  always @ (posedge clk) begin
    if (reset) begin
      state_reg <= idle;
    end
    else begin
      state_reg <= state_next;
    end
  end
  
  // 定义动作
  always @ (*) begin
    state_next = state_reg;
    case (state_reg)
      idle: begin
        if (start) begin
          state_next = running;
        end
      end
      running: begin
        // 执行一些操作
        if (some_condition) begin
          state_next = finished;
        end
      end
      finished: begin
        done = 1;
      end
    endcase
  end
  
endmodule

在这个示例中，我们定义了三个状态：idle、running和finished。当reset信号为1时，状态机将进入初始状态idle；当start信号为1时，状态机将从idle状态转移到running状态；在running状态下，如果满足某个条件，状态机将转移到finished状态。当状态机进入finished状态时，done信号将被设置为1，表示状态机已完成。