verilog 状态机 三段式典型

### Verilog 三段式状态机典型实现

#### 同步状态转移部分
在Verilog中，三段式状态机的第一部分负责同步状态转移。这部分通过一个`always`块来描述次态寄存器如何迁移到现态寄存器。

// 定义状态类型枚举
typedef enum logic [1:0] {IDLE, READ, WRITE} state_type;

state_type current_state, next_state;

此代码定义了一个名为 `state_type` 的枚举类型用于表示不同状态，并声明了两个变量 `current_state` 和 `next_state` 来存储当前状态和下一个状态[^1]。

// 第一部分：同步状态转移
always_ff @(posedge clk or negedge rst_n) begin : STATE_FLOP
    if (!rst_n)
        current_state <= IDLE; // 复位时进入初始状态
    else
        current_state <= next_state; // 更新到下一状态
end

这段代码实现了当复位信号有效(`!rst_n`)时将状态设置为 `IDLE`; 当时钟上升沿到来且未处于复位状态下，则更新当前状态至下一状态[^2]。

#### 组合逻辑状态转换部分
第二部分涉及组合逻辑，在这里会基于输入条件决定应该转移到哪个新状态。这通常在一个敏感于所有可能影响状态变化因素的`always_comb`语句内完成：

// 第二部分：组合逻辑状态转移
always_comb begin : NEXT_STATE_LOGIC
    case (current_state)
        IDLE: 
            if (start_signal) 
                next_state = READ;
            else 
                next_state = IDLE;
                
        READ:
            if (read_done) 
                next_state = WRITE;
            else 
                next_state = READ;
        
        WRITE:
            if (write_done) 
                next_state = IDLE;
            else 
                next_state = WRITE;
            
        default:
            next_state = IDLE;
    endcase
end

上述代码展示了根据不同条件下改变状态的过程。例如，如果接收到启动信号 (`start_signal`) 并且目前是在空闲状态 (`IDLE`) ，那么就切换到读取状态 (`READ`). 类似地，其他情况下也会相应调整目标状态.

#### 输出控制部分
最后一部分处理输出行为。它同样位于另一个独立的`always_ff`过程中，该过程仅依赖于时钟边沿触发事件:

// 第三部分：输出控制
logic read_enable, write_enable;

always_ff @(posedge clk or negedge rst_n) begin : OUTPUT_LOGIC
    if (!rst_n) begin
        read_enable <= 0;
        write_enable <= 0;
    end else begin
        unique case (current_state)
            IDLE: begin
                read_enable <= 0;
                write_enable <= 0;
            end
            
            READ: begin
                read_enable <= 1;
                write_enable <= 0;
            end
                
            WRITE: begin
                read_enable <= 0;
                write_enable <= 1;
            end
                    
            default: begin
                read_enable <= 0;
                write_enable <= 0;
            end
        endcase
    end
end

在此示例中，根据当前所处的不同阶段设置了相应的使能信号（如`read_enable`, `write_enable`），从而可以用来驱动外部硬件操作或进一步的数据流管理.