Verilog写一个三段式状态机

好的，以下是一个简单的三段式状态机的 Verilog 代码：

module three_stage_fsm (
    input clk,
    input reset,
    input in,
    output reg out
);

// 定义状态类型
typedef enum {STATE1, STATE2, STATE3} state_type;
 
// 定义状态变量
reg [1:0] state;
 
// 定义状态转移条件
parameter STATE1_TO_STATE2 = 2'b00;
parameter STATE2_TO_STATE3 = 2'b01;
parameter STATE3_TO_STATE1 = 2'b10;
 
// 定义状态转移矩阵
reg [1:0] next_state;
always @ (state or in) begin
    case (state)
        STATE1: begin
            if (in == 1'b1) next_state = STATE2;
            else next_state = STATE1;
        end
        STATE2: begin
            if (in == 1'b1) next_state = STATE3;
            else next_state = STATE1;
        end
        STATE3: begin
            if (in == 1'b1) next_state = STATE1;
            else next_state = STATE2;
        end
        default: next_state = STATE1;
    endcase
end
 
// 状态寄存器
always @(posedge clk) begin
    if (reset == 1'b1) state <= STATE1;
    else state <= next_state;
end
 
// 输出寄存器
always @(posedge clk) begin
    case (state)
        STATE1: out <= 1'b0;
        STATE2: out <= 1'b1;
        STATE3: out <= 1'b0;
        default: out <= 1'b0;
    endcase
end

endmodule

以上代码中，定义了一个三段式状态机，包含三个状态和两个输入输出。其中，`state` 是状态寄存器，`next_state` 是下一个状态，`out` 是输出寄存器。状态转移条件在 `parameter` 中定义，状态转移矩阵在 `always` 代码块中实现。状态寄存器和输出寄存器分别在 `always` 代码块中更新。