verilog写一个三段式状态机

下面是一个 Verilog 代码，实现了一个三段式状态机：

module Three_State_Machine (
    input clk,
    input rst,
    input start,
    output reg done
);

// 定义状态类型
typedef enum logic [1:0] {
    IDLE,
    COUNT,
    DONE
} state_t;

// 定义状态寄存器和下一状态变量
reg [1:0] state, next_state;

// 初始化状态为 IDLE
initial state = IDLE;

// 定义计数器
reg [7:0] count;

// 如果收到复位信号，将状态置为 IDLE 并清零计数器
always @(posedge clk) begin
    if (rst) begin
        state <= IDLE;
        count <= 0;
    end
end

// 对于每个状态，指定需要执行的操作和下一状态
always @(posedge clk) begin
    case (state)
        IDLE: begin
            if (start) begin
                next_state <= COUNT;
                count <= 0;
            end
            else begin
                next_state <= IDLE;
            end
        end
        COUNT: begin
            count <= count + 1;
            if (count == 100) begin
                next_state <= DONE;
            end
            else begin
                next_state <= COUNT;
            end
        end
        DONE: begin
            done <= 1;
            next_state <= IDLE;
        end
    endcase
end

// 状态寄存器更新
always @(posedge clk) begin
    state <= next_state;
end

endmodule

这个状态机有三个状态：IDLE、COUNT 和 DONE。初始状态是 IDLE。当 start 信号为高时，状态将转移为 COUNT，计数器将清零。在 COUNT 状态下，计数器将每个时钟周期加一，直到计数器达到 100。此时状态将转换为 DONE，done 输出信号将被设置，然后状态将转换回 IDLE。如果 start 信号在 COUNT 状态下变为低，状态机将转换回 IDLE。