4位双向移位寄存器verilog

以下是一个4位双向移位寄存器的Verilog代码实现：

module shift_register(
    input clock,
    input reset,
    input shift_left,
    input shift_right,
    input [3:0] data_in,
    output reg [3:0] data_out
);

always @(posedge clock or posedge reset) begin
    if (reset) begin
        data_out <= 4'b0000;
    end else begin
        if (shift_left) begin
            data_out <= {data_out[2:0], data_in};
        end else if (shift_right) begin
            data_out <= {data_in, data_out[3:1]};
        end else begin
            data_out <= data_out;
        end
    end
end

endmodule

这个模块有四个输入：时钟 `clock`、复位信号 `reset`、左移信号 `shift_left` 和右移信号 `shift_right`，以及一个4位输入 `data_in` 和一个4位输出 `data_out`。时钟用于同步寄存器的操作，复位信号用于将寄存器重置为 0。左移和右移信号控制寄存器中数据的移位方向。当 `shift_left` 信号为1时，寄存器中的数据向左移动一位，并用 `data_in` 的最低位替换最高位。当 `shift_right` 信号为1时，寄存器中的数据向右移动一位，并用 `data_in` 的最高位替换最低位。如果既不是左移也不是右移，则寄存器中的数据保持不变。`data_out` 端口将当前寄存器的值输出。

注意，这里使用 `reg` 类型声明了 `data_out`，因为它会在 `always` 块中被赋值。