sr锁存器verilog逻辑代码

SR锁存器，也称为Set-Reset Latch，是一种基本的数字电路，它基于两个输入信号S（Set）和R（Reset），当S为高电平且R为低电平时，会将输入信号存储到输出。如果S为低电平或R为高电平，输出保持不变。以下是SR锁存器的一个基本的Verilog代码示例：

module SR_Latch (
    input wire S,          // Set input
    input wire R,          // Reset input
    output reg Q,           // Output Q (latched data)
    output reg Q_bar        // Output complementary Q not
);
    always @* begin
        if (!R && S)      // If both inputs are set (low R and high S)
            Q <= 1'b1;     // Set Q to logic high
        else if (R || !S)   // If reset is active or set is inactive
            Q <= 1'b0;     // Keep Q at its current value (reset or no change)
    end
endmodule

在这个代码中，`Q`是输出数据，`Q_bar`是Q的非，通过`always @*`块实现了条件选择逻辑。当你需要在Verilog设计中使用SR锁存器时，可以包含这个模块，并连接适当的输入信号。