verilog 4bits 十进制同步加法计数器

以下是一个4位十进制同步加法计数器的Verilog代码：

module sync_counter(
    input clk,
    input reset,
    output reg [3:0] count
);

always @(posedge clk) begin
    if (reset) begin
        count <= 4'b0000;
    end else begin
        count <= count + 4'b0001;
    end
end

endmodule

该计数器有一个时钟输入（clk）、一个重置输入（reset）和一个输出（count）。当时钟上升沿到来时，计数器会判断是否需要重置，如果需要，将计数器值设为0；否则就将计数器值加上1。计数器初始值为0。

需要注意的是，该计数器是同步的，即只有在时钟上升沿时才会进行计数，而不是异步计数器那样时时刻刻都在计数。这种同步计数器可以保证在高速时钟下能够稳定工作。