激励文件

激励文件（Testbench）是针对设计模块进行测试的一种文件，可以通过模拟的方式对设计模块进行验证。通常情况下，激励文件包含了测试向量、时钟信号、重置信号等，用于模拟测试设计模块的各种场景。

下面是一个简单的 Verilog 激励文件的例子，用于测试一个简单的 2:1 MUX 模块：

`timescale 1ns / 1ps

module tb_mux();

  // Inputs
  reg a, b, sel;

  // Outputs
  wire out;

  // Instantiate the design under test (DUT)
  mux uut(
    .a(a),
    .b(b),
    .sel(sel),
    .out(out)
  );

  initial begin
    // Initialize inputs
    a = 0;
    b = 0;
    sel = 0;

    // Apply test vectors
    #10 a = 1; sel = 0;
    #10 b = 1; sel = 1;
    #10 a = 0; b = 0; sel = 0;

    // End simulation
    #10 $finish;
  end

endmodule

在这个例子中，我们首先定义了一个 `tb_mux` 模块，这个模块包含了一个 2:1 MUX 的实例 `uut`，以及输入和输出信号。在 `initial` 块中，我们首先对输入信号进行了初始化，然后通过一系列的 `#delay` 命令来模拟测试向量。在这个例子中，我们模拟了三个测试向量，分别是 `a=1, sel=0`，`b=1, sel=1`，以及 `a=0, b=0, sel=0`。最后，我们使用 `$finish` 命令来结束仿真。

需要注意的是，上面的例子中使用了 `` `timescale`` 命令来指定时间单位和时间精度。这是 Verilog 中一个非常重要的命令，需要根据具体的仿真环境来进行设置。