用Verilog写一个两位全加器代码

好的，以下是Verilog写的两位全加器代码：

module fulladder(input a, input b, input cin, output sum, output cout);
wire w1, w2, w3;

xor(w1, a, b);
xor(sum, w1, cin);

and(w2, a, b);
and(w3, w1, cin);

or(cout, w2, w3);
endmodule

其中a和b是两个输入位，cin是进位位，sum是两位相加的结果，cout是进位的输出。