用verilog写一个16位全加器

以下是一个16位全加器的Verilog代码：

module full_adder_16bit(input [15:0] A, input [15:0] B, input cin, output [15:0] sum, output cout);
  wire [15:0] c; // 这里用wire来声明一个16位的进位信号

  // 16个全加器的实例化
  genvar i;
  generate
    for (i = 0; i < 16; i = i + 1) begin : FA_loop
      full_adder fa(
        .a(A[i]),
        .b(B[i]),
        .cin(c[i]),
        .sum(sum[i]),
        .cout(c[i+1])
      );
    end
  endgenerate

  assign cout = c[15]; // 最高位的进位信号作为最终的进位信号

endmodule

module full_adder(input a, input b, input cin, output sum, output cout);
  assign sum = a ^ b ^ cin;
  assign cout = (a & b) | (a & cin) | (b & cin);
endmodule

以上代码中，full_adder模块表示一个单独的全加器，full_adder_16bit模块则实例化了16个全加器来完成16位加法的运算。每个全加器都接收两个输入和一个进位信号，并输出一个和位和一个进位信号。最终的进位信号取最高位的进位信号即可。