用Verilog语言帮我写一个由4位全加器构造的16位全加器

module FullAdder(
input a,
input b,
input cin,
output sum,
output cout
);

assign sum = a ^ b ^ cin;
assign cout = (a & b) | (a & cin) | (b & cin);

endmodule

module SixteenBitAdder(
input [15:0] a,
input [15:0] b,
output [15:0] sum
);

wire [3:0] c;

FullAdder fa0(a[0], b[0], 1'b0, sum[0], c[0]);
FullAdder fa1(a[1], b[1], c[0], sum[1], c[1]);
FullAdder fa2(a[2], b[2], c[1], sum[2], c[2]);
FullAdder fa3(a[3], b[3], c[2], sum[3], c[3]);
FullAdder fa4(a[4], b[4], c[3], sum[4], c[4]);
FullAdder fa5(a[5], b[5], c[4], sum[5], c[5]);
FullAdder fa6(a[6], b[6], c[5], sum[6], c[6]);
FullAdder fa7(a[7], b[7], c[6], sum[7], c[7]);
FullAdder fa8(a[8], b[8], c[7], sum[8], c[8]);
FullAdder fa9(a[9], b[9], c[8], sum[9], c[9]);
FullAdder fa10(a[10], b[10], c[9], sum[10], c[10]);
FullAdder fa11(a[11], b[11], c[10], sum[11], c[11]);
FullAdder fa12(a[12], b[12], c[11], sum[12], c[12]);
FullAdder fa13(a[13], b[13], c[12], sum[13], c[13]);
FullAdder fa14(a[14], b[14], c[13], sum[14], c[14]);
FullAdder fa15(a[15], b[15], c[14], sum[15], 1'b0);

endmodule

这里使用了两个模块，FullAdder表示一个全加器，SixteenBitAdder表示一个由4位全加器构造的16位全加器。其中SixteenBitAdder中使用了16个FullAdder实例来实现。