用verilog先设计一个1位全加器，然后由4个1位全加器组成4位加法器

在Verilog语言中，设计一个1位全加器的基本步骤如下：

module full_adder(input [0:1] a, b, Cin,
                  output [0:1] Sum, Cout);
    // 定义输入、输出端口
    // a 和 b 分别代表两个操作数，Cin 是进位输入，Sum 是和，Cout 是进位输出
    // 注意Verilog的布尔逻辑，0 表示false，1表示true

    // 逻辑门实现，这里可以是基本的与非门、或非门、异或门等组合
    wire XOR_ab = a ^ b;
    wire AND_Cab = Cin & (a & b);

    // 结合XOR和AND计算Sum和Cout
    assign Sum = XOR_ab ^ AND_Cab;
    assign Cout = AND_Cab; // 因为1位加法器不需要回传上一级的进位，所以直接输出Cout
endmodule

接着，将四个1位全加器（full_adder）连接起来构成4位加法器（adder），通常会使用流水线结构或串行并行结合的方式，每个全加器的Cin连接前一个全加器的Cout，如下所示：

module four_bit_adder(input [3:0] A, B, Cin_in,
                     output reg [3:0] Sum, Cout_out);

    // 定义4个寄存器存放每一位的结果，以及全局的进位输出
    reg [3:0] sum_reg [3:0];

    // 使用for循环遍历4位，并连接全加器
    for (int i=0; i<4; i++) begin
        full_adder fa_i (.a(A[i]), .b(B[i]), .Cin(Cin_in[i]),
                        .Sum(sum_reg[i].Sum, .Cout(Cout_out[i]));
    end

    // 连接最后一位的Cout作为全局的进位输出
    assign Cout_out = Cout_out[3];
    assign Sum = sum_reg[3]; // 最后的和就是sum_reg[3]

endmodule