** Error: (vsim-3389) C:/Users/10525/Desktop/present/test.v(10): Port 'clk' not found in the connected module (1st connection). # Time: 0 ps Iteration: 0 Instance: /test/inst File: C:/Users/10525/Desktop/present/PRESENT.v
时间: 2023-06-20 08:07:25 浏览: 725
modelsim-do-file.rar_VHDL/FPGA/Verilog_PDF_
这个错误提示表明在你的测试代码中,你尝试连接一个名为 'clk' 的端口到被测模块中,但是被测模块中并没有这个端口。你需要检查一下你的被测模块代码中是否有定义名为 'clk' 的端口,并且确保测试代码中连接的端口名称和被测模块代码中定义的名称一致。如果名称不一致,你需要修改测试代码中的端口名称或者被测模块中的端口名称,使它们一致。
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