解释这段代码： reg [7:0] data_reg0_z; reg [7:0] data_reg1_z; reg [7:0] data_reg2_z; reg [7:0] data_reg3_z; reg [7:0] data_reg4_z; reg [7:0] data_reg5_z; reg [7:0] data_reg6_z; always@(posedge sys_clk or negedge sys_rst) begin if(!sys_rst) begin data_reg0_z <= 8'b0; data_reg1_z <= 8'b0; data_reg2_z <= 8'b0; data_reg3_z <= 8'b0; data_reg4_z <= 8'b0; data_reg5_z <= 8'b0; data_reg6_z <= 8'b0; end else begin data_reg0_z <= data_out0; data_reg1_z <= data_out1; data_reg2_z <= data_out2; data_reg3_z <= data_out3; data_reg4_z <= data_out4; data_reg5_z <= data_out5; data_reg6_z <= data_out6; end end

这段代码定义了七个 8 位宽度的寄存器 `data_reg0_z`、`data_reg1_z`、`data_reg2_z`、`data_reg3_z`、`data_reg4_z`、`data_reg5_z`、`data_reg6_z`，用于存储模块的输出数据。`always` 块表示在时钟上升沿或复位下降沿时执行代码块。当复位信号 `sys_rst` 为 0 时，所有寄存器都被清零。当 `sys_rst` 为 1 时，输出数据被存储到相应的寄存器中。每个输出端口的数据都对应一个对应的寄存器，`data_out0` 到 `data_out6` 是模块的输出数据，会被存储到相应的寄存器中。