寄存器verilog

### Verilog 中寄存器的使用方法及示例

#### 定义模块接口
在Verilog中定义一个简单的8位寄存器模块，该模块具有时钟输入`clk`、复位信号`rst`、数据输入端口`din`、写使能信号`wr`以及数据输出端口`dout`。

module reg (
    input clk,
    input rst,
    input [7:0] din,
    input wr,
    output [7:0] dout
);

此部分声明了模块名称及其I/O端口列表[^1]。

#### 声明内部变量
为了存储数据，在模块内声明了一个名为`regfile`的8位宽寄存器型态变量来保存当前状态的数据值。

reg [7:0] regfile;

这段代码创建了一个宽度为8比特的寄存器用于后续逻辑操作中的临时储存。

#### 编写组合与时序逻辑
通过`always`块指定当检测到上升沿触发事件发生于时钟线路上(`@(posedge clk)`), 并依据条件判断执行相应的动作：

- 如果接收到高电平复位脉冲，则将寄存器清零；
- 否则如果写入控制信号有效，则更新寄存器内容至新的输入数值。

always @(posedge clk)
if (rst)
    regfile <= 0;
else if (wr)
    regfile <= din;

上述片段实现了基于边沿敏感特性的同步加载机制，确保每次仅在一个特定时刻完成一次完整的读/修改周期。

#### 连续赋值语句
最后利用`assign`关键字把寄存器里的最新值持续不断地赋予给外部可见的输出端子上。

assign dout = regfile;

这一步骤建立了从内部寄存器到外界观察点之间的连接路径，使得其他组件能够获取到最新的寄存器状态信息。

整个寄存器的设计遵循了并行处理的原则，即所有的过程块（如这里的`always`）、连续赋值语句都在同一时间级别上并发运行[^2]。