4位寄存器verilog

以下是一个简单的4位寄存器的Verilog代码示例：

module reg4(input clk, input reset, input [3:0] data_in, output [3:0] data_out);
    reg [3:0] reg_data;
    
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            reg_data <= 4'b0;
        end
        else begin
            reg_data <= data_in;
        end
    end
    
    assign data_out = reg_data;
endmodule

这个模块有一个时钟信号 `clk`、一个复位信号 `reset`、一个4位宽的输入信号 `data_in` 和一个4位宽的输出信号 `data_out`。当复位信号为高电平时，寄存器的输出将被清零。当时钟信号的上升沿到达时，输入信号被存储在寄存器中，并在下一个时钟周期中输出。

相关问题

8位寄存器verilog代码

以下是一个简单的8位寄存器的Verilog代码，其中包括一个时钟输入、一个异步清零输入、一个异步置位输入和一个8位数据输入输出端口：

module reg8(clk, clear, set, data_in, data_out);
    input clk, clear, set;
    inout [7:0] data_inout;
    reg [7:0] data_reg;

    always @(posedge clk or negedge clear or posedge set) begin
        if (!clear) begin
            data_reg <= 8'b0;
        end else if (set) begin
            data_reg <= 8'b11111111;
        end else begin
            data_reg <= data_inout;
        end
    end

    assign data_inout = data_reg;
endmodule

8位移位寄存器verilog

以下是一个8位移位寄存器的Verilog代码：

module shift_register(
    input clk,
    input rst,
    input [7:0] in_data,
    input shift_en,
    output reg [7:0] out_data
);

reg [7:0] reg_data;

always @ (posedge clk or negedge rst) begin
    if (rst == 0) begin
        reg_data <= 8'b0;
        out_data <= 8'b0;
    end else begin
        if (shift_en) begin
            reg_data <= {reg_data[6:0], in_data};
        end else begin
            reg_data <= reg_data;
        end
        out_data <= reg_data;
    end
end

endmodule

这个移位寄存器有一个时钟clk和复位信号rst，以及一个8位输入in_data和一个移位使能信号shift_en。当shift_en为1时，输入数据会被移位到寄存器的低位，而寄存器中的数据会向高位移位。当shift_en为0时，输入数据不会被移位，寄存器中的数据保持不变。

输出out_data为寄存器中的数据，可以在时钟上升沿时读取。

在复位时，寄存器中的数据被清零。