verilog分频器代码

Verilog HDL是一种硬件描述语言，用于设计和描述数字电路的行为。分频器是一个常用模块，它能够将输入频率降低到输出频率。下面是一个简单的Verilog代码示例，展示了一个基本的计数分频器的设计，这里我们假设是二分频器（将频率减半）：

module divider #(
    parameter WIDTH = 4   // 定义寄存器宽度
) (
    input wire clk,         // 时钟输入
    input wire reset,       // 清零信号
    input wire [WIDTH-1:0] dividend,  // 分数输入
    output reg [WIDTH-1:0] quotient      // 商输出
);

reg [WIDTH-1:0] counter;  // 计数器寄存器

always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter <= 0;
        quotient <= 0;
    end else if (clk) begin
        if (dividend != 0) begin
            counter <= counter + 1;  // 每次时钟上升沿加一
            if (counter == dividend) begin
                quotient <= quotient + 1;
                counter <= 0;  // 当计数器等于分数，清零并输出商
            end
        end else begin
            // 当分数为0，保持之前的商不变
        end
    end
end

endmodule