用verilog语言写一个完整的行为级模型实现的四选一选择器

下面是一个基于 if-else 语句实现的四选一选择器的行为级模型：

module mux4x1_behavioural (
    input [3:0] data_in,
    input [1:0] select,
    output reg out
);

always @ (*) begin
    if (select == 2'b00) begin
        out = data_in[0];
    end else if (select == 2'b01) begin
        out = data_in[1];
    end else if (select == 2'b10) begin
        out = data_in[2];
    end else if (select == 2'b11) begin
        out = data_in[3];
    end
end

endmodule

该模块有四个输入：`data_in`、`select` 和 `out`。其中，`data_in` 是一个四位输入端口，`select` 是一个二位输入端口，`out` 是一个输出端口，表示选择的结果。

在 always 块中，我们使用 if-else 语句来实现选择器。如果 select 的值为 `00`，则将 data_in[0] 数据选中，以此类推。

最后，我们使用 `reg` 声明 `out` 端口为可寄存器的类型，以遵循行为级模型的规则，因为每次 always 块执行时，它会更新 `out` 端口的值。