fpga ddr3 突发读取的 时序

DDR3的突发读取时序是这样的：首先，输入的命令和数据都有自己的FIFO用于存储，并且它们之间是同步的。数据可以比读写命令早或晚写入，因为它们在不同FIFO的同一层，同步时钟保证读写命令可以对应它们需要操作的数据。例如，数据FIFO中只有一个3，对应着命令FIFO中的读命令。即使写命令已经存进去了，但是数据FIFO与这些命令对应的操作数还没有写进去，但是即便是命令先写进去，数据后写进去也会写在响应命令对应的位置。\[2\]

此外，DDR3的实际读写的Burst是8。举例来说，如果DDR3的数据宽度为16位，Burst为8，那么每次对DDR3进行读写操作，必须是连续的8*16位数据。如果用户接口端的逻辑时钟为DDR3时钟的4分频，且数据位宽为128位，那么单个时钟周期就应该对应Burst=8的一次读写操作。如果数据位宽为64位，那么必须执行2次数据操作才能完成一次Burst=8的读写。对于前者，app_wdf_end始终为1即可，对于后者，app_wdf_end每2个写时钟周期内前一次拉低，后一次拉高。\[3\]
#### 引用[.reference_title]
- *1* [Xilinx FPGA平台DDR3设计保姆式教程（3）MIG IP核使用教程及DDR读写时序](https://blog.csdn.net/m0_52840978/article/details/121237044)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
- *2* *3* [FPGA DDR读写时序分析](https://blog.csdn.net/neufeifatonju/article/details/108198400)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
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