verilog状态机实例

以下是一个简单的 Verilog 状态机的例子，它实现了一个基本的计数器：

module counter(
    input clk,
    input reset,
    output reg [3:0] count
);

// 状态定义
typedef enum logic [1:0] { IDLE, COUNT } state_t;
state_t state, next_state;

// 状态转移逻辑
always_comb begin
    case(state)
        IDLE: begin
            if(reset) next_state = IDLE;
            else next_state = COUNT;
        end
        COUNT: begin
            if(reset) next_state = IDLE;
            else next_state = COUNT;
        end
        default: next_state = IDLE;
    endcase
end

// 状态动作逻辑
always_ff @(posedge clk) begin
    state <= next_state;
    case(state)
        IDLE: count <= 0;
        COUNT: count <= count + 1;
    endcase
end

endmodule

在这个例子中，状态机有两个状态：IDLE 和 COUNT。在 IDLE 状态下，计数器的值被重置为零。在 COUNT 状态下，计数器的值每次时钟上升沿时增加一。如果重置信号被设置，状态机将返回到 IDLE 状态。

需要注意的是，此状态机使用了 `always_comb` 和 `always_ff` 这两种不同类型的 always 块。`always_comb` 块表示其赋值语句只依赖于其输入，而 `always_ff` 块表示其赋值语句将在时钟上升沿时执行，并且只有在时钟上升沿时才会更新状态寄存器。