uvm_phase phase

在UVM（Universal Verification Methodology）中，phase是一种控制器，用于控制测试环境中各个组件的执行顺序和时序。UVM Testbench中的所有组件都需要执行特定的任务，如建立环境、生成用例、执行用例、分析结果等，而这些任务都是在特定的时期（phase）执行的。

UVM中定义了一系列标准的phase，如build、connect、run、extract等。每个phase都有固定的执行顺序，如build phase用于创建测试环境，connect phase用于连接各个组件，run phase用于执行测试用例，extract phase用于分析结果。

在UVM中，phase由uvm_phase类来实现。uvm_phase类提供了一系列的方法，如：`add()`方法用于向phase添加组件，`raise_objection()`方法用于在phase执行期间提出异议，`drop_objection()`方法用于在phase执行期间解决异议，`execute()`方法用于执行phase等。

通过使用uvm_phase类，用户可以方便地控制测试环境中各个组件的执行顺序和时序，从而实现高效的测试环境。

相关问题

task main_phase(uvm_phase phase);

在 UVM（Universal Verification Methodology）中，`main_phase` 是一个自定义的用户任务（user task），它在测试环境中的主要阶段被调用。在该阶段，主要的测试活动和功能被执行，包括生成测试向量、应用刺激、收集结果等。

这个任务可以在 `run_phase` 中被调用，如下所示：

task run_phase(uvm_phase phase);
  phase.raise_objection(this);
  main_phase(phase);
  phase.drop_objection(this);
endtask

在 `main_phase` 中，你可以编写自己的测试逻辑和功能，以及调用其他组件的任务或方法来执行验证任务。根据你的测试需求，你可以在这个阶段编写各种自定义的操作。

希望这可以回答你的问题！如果你还有其他问题，请随时提问。

请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

这是一个 SystemVerilog 类定义，定义了一个名为 riscv_instr_base_test 的类，继承自 uvm_test。下面是代码解释：

class riscv_instr_base_test extends uvm_test;

定义一个名为 riscv_instr_base_test 的类，继承自 uvm_test。

riscv_instr_gen_config cfg;

定义一个名为 cfg 的 riscv_instr_gen_config 类型变量。

string test_opts;

定义一个名为 test_opts 的字符串类型变量。

string asm_file_name = "riscv_asm_test";

定义一个名为 asm_file_name 的字符串类型变量，并将其初始化为 "riscv_asm_test"。

riscv_asm_program_gen asm_gen;

定义一个名为 asm_gen 的 riscv_asm_program_gen 类型变量。

string instr_seq;

定义一个名为 instr_seq 的字符串类型变量。

int start_idx;

定义一个名为 start_idx 的整型变量。

uvm_coreservice_t coreservice;

定义一个名为 coreservice 的 uvm_coreservice_t 类型变量。

uvm_factory factory;

定义一个名为 factory 的 uvm_factory 类型变量。

uvm_component_utils(riscv_instr_base_test)

宏定义，用于简化组件注册过程。

function new(string name="", uvm_component parent=null);

定义一个构造函数 new。

super.new(name, parent);

调用父类 uvm_test 的构造函数。

void'($value$plusargs("asm_file_name=%0s", asm_file_name));
void'($value$plusargs("start_idx=%0d", start_idx));

从命令行参数中获取 asm_file_name 和 start_idx 的值。

endfunction

构造函数结束。

virtual function void build_phase(uvm_phase phase);

定义一个虚函数 build_phase，用于实现组件的构建过程。

super.build_phase(phase);

调用父类 uvm_test 的 build_phase 函数。

coreservice = uvm_coreservice_t::get();
factory = coreservice.get_factory();

获取 uvm_coreservice_t 和 uvm_factory 实例。

uvm_info(gfn, "Create configuration instance", UVM_LOW)
cfg = riscv_instr_gen_config::type_id::create("cfg");

创建 riscv_instr_gen_config 的实例 cfg。

uvm_info(gfn, "Create configuration instance...done", UVM_LOW)

输出一条消息，表示创建配置实例完成。

uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg);

将 cfg 对象存储到配置数据库中。

if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix};

如果配置文件中指定了 asm_test_suffix，则将其添加到 asm_file_name 的末尾。

if($value$plusargs("instr_seq=%0s", instr_seq)) begin
    factory.set_type_override_by_name("riscv_instr_sequence", instr_seq);
end

如果命令行参数中指定了 instr_seq，则使用该指令序列进行测试。

if (riscv_instr_pkg::support_debug_mode) begin
    factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"});
end

如果支持调试模式，则为 riscv_asm_program_gen 组件设置调试 ROM。

endfunction

build_phase 函数结束。

function void report_phase(uvm_phase phase);

定义一个 report_phase 函数，用于在测试结束时输出测试结果。

uvm_report_server rs;
int error_count;
rs = uvm_report_server::get_server();

获取 uvm_report_server 实例。

error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL);

获取测试过程中出现的警告、错误和致命错误的数量。

if (error_count == 0) begin
    uvm_info("", "TEST PASSED", UVM_NONE);
end else begin
    uvm_info("", "TEST FAILED", UVM_NONE);
end

根据错误数量输出测试结果。

uvm_info("", "TEST GENERATION DONE", UVM_NONE);

输出一条消息，表示测试生成完成。

super.report_phase(phase);

调用父类 uvm_test 的 report_phase 函数。

endfunction

report_phase 函数结束。

virtual function void apply_directed_instr();

定义一个虚函数 apply_directed_instr，用于实现针对指定指令的测试。

endfunction

apply_directed_instr 函数结束。

task run_phase(uvm_phase phase);

定义一个任务 run_phase，用于执行测试过程。

int fd;
for(int i = 0; i < cfg.num_of_tests; i++) begin
    string test_name;
    randomize_cfg();
    riscv_instr::create_instr_list(cfg);
    riscv_csr_instr::create_csr_filter(cfg);
    asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn);
    asm_gen.cfg = cfg;
    asm_gen.get_directed_instr_stream();
    test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx);
    apply_directed_instr();
    uvm_info(gfn, "All directed instruction is applied", UVM_LOW)
    asm_gen.gen_program();
    asm_gen.gen_test_file(test_name);
end

根据配置文件中指定的测试数量循环执行测试：

- 调用 randomize_cfg 函数，随机生成测试配置。
- 调用 create_instr_list 函数，生成指令序列。
- 调用 create_csr_filter 函数，生成 CSR 过滤器。
- 创建 riscv_asm_program_gen 组件实例 asm_gen。
- 将 cfg 对象赋值给 asm_gen 的 cfg 变量。
- 调用 get_directed_instr_stream 函数，获取指定指令流。
- 为测试生成一个文件名，格式为 asm_file_name_测试编号.S。
- 调用 apply_directed_instr 函数，应用指定指令。
- 输出一条消息，表示所有指定指令已经被应用。
- 调用 gen_program 函数，生成汇编代码。
- 调用 gen_test_file 函数，生成测试文件。

endtask

run_phase 任务结束。

virtual function void randomize_cfg();

定义一个虚函数 randomize_cfg，用于随机生成测试配置。

DV_CHECK_RANDOMIZE_FATAL(cfg);
uvm_info(`gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW)

调用 DV_CHECK_RANDOMIZE_FATAL 宏检查随机化过程是否成功，并输出配置信息。

endfunction

randomize_cfg 函数结束。

endclass

riscv_instr_base_test 类定义结束。