always@(posedge clk_100MHz) begin if (divclk< 100000000-1) begin divclk<=divclk+1; cout_1s<=1'b0; end else begin divclk<=0; cout_1s<=1'b1; end end

这段 Verilog 代码是一个时序逻辑，使用了 always 块和 posedge 触发器。当时钟信号 clk_100MHz 上升沿到达时，将会执行这个 always 块中的代码。

这段代码的作用是生成一个 1 秒钟的时钟脉冲。divclk 是一个计数器，每次时钟上升沿到达时加 1。当 divclk 的值小于 100000000-1 时，将 cout_1s 赋值为 0，否则将 divclk 重置为 0 并将 cout_1s 赋值为 1。因此，当 divclk 计数达到 100000000 时，cout_1s 信号将会持续 1 个时钟周期的时间，即 1 秒钟。