74ls161引脚图及功能

74LS161是一种4位二进制同步计数器，能进行模M=16的加法计数。它有两个时钟输入，一个是CP时钟输入，一个是MR时钟输入。CP时钟输入用于计数，MR时钟输入用于清零计数器。它还有一个异步清零输入，一个并行加载输入和四个并行输出。以下是74LS161的引脚图及功能：


1. CP时钟输入：用于计数，每上升沿计数器加1。
2. MR时钟输入：用于清零计数器，当MR为低电平时，计数器清零。
3. P0-P3并行数据输入：用于并行加载，当PL为低电平时，P0-P3的数据被加载到计数器中。
4. PL并行加载输入：当PL为低电平时，P0-P3的数据被加载到计数器中。
5. TC输出：计数器溢出时输出高电平。
6. Q0-Q3并行输出：计数器的四个位的输出。
7. GND：接地。
8. QD输出：计数器的最高位输出。
9. CPD时钟输入：用于异步清零，当CPD为低电平时，计数器清零。
10. VCC：电源正极。

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74ls161引脚图及功能表

74ls161是一款4位二进制同步计数器，具有多种计数模式，包括二进制、BCD和负计数模式。其引脚图如下：


其中，Vcc和GND分别为芯片的电源输入端。CP（时钟输入）用于输入时钟信号，CE（使能输入）用于使能芯片。R0~R3是并行数据输入端，可以输入4位二进制或BCD码。Q0~Q3是并行数据输出端，输出当前计数器的值。

74ls161还具有多种计数模式，这些模式通过其功能表来定义。以下是74ls161的功能表：


74ls161引脚图及功能真值表

74LS161 是一款4位二进制可增计数器，它的引脚图及功能真值表如下：

引脚图：

          +--------+--+---+
    CLK   |1       |  | 16| Vcc
   CLEAR  |2       |  | 15| Q3
    D0   |3       |  | 14| Q2
    D1   |4  74LS161  13| Q1
    D2   |5       |  | 12| Q0
  ENABLE |6       |  | 11| LOAD
   GND   |7       |  | 10| A
    B   |8       |  | 9 | B
          +--------+--+---+

功能真值表：

   +-----+-----+-----+-----+-------+
   | CLR | CLK | ENP | ENT | COUNT |
   +-----+-----+-----+-----+-------+
   |  L  |  X  |  X  |  X  |   000 |
   |  H  |  ↑  |  L  |  X  |   001 |
   |  H  |  ↑  |  H  |  X  |   010 |
   |  H  |  ↑  |  H  |  L  |   011 |
   |  H  |  ↑  |  H  |  H  |   100 |
   |  H  |  ↓  |  X  |  X  |   111 |
   +-----+-----+-----+-----+-------+

其中，CLR 为异步清零端，当 CLR 为 L 时，计数器的值被清零；CLK 为时钟输入端，计数器在每个 CLK 上升沿时加 1；ENP 和 ENT 分别为计数器的并行使能和串行使能，当 ENP 和 ENT 都为 H 时，计数器可正常工作；COUNT 为计数器的输出值。LOAD 为并行加载控制端，当 LOAD 为 L 时，计数器的值被加载到 A、B、C、D 输入端所对应的 D 触发器中。