74LS74引脚图及功能表
时间: 2024-06-21 16:02:07 浏览: 19
74LS74是一款双D触发器芯片,它的引脚图和功能表如下:
引脚图:
```
+---+--+---+
CLR --|1 +--+ 14|-- Vcc
D1 --|4 11|-- Q2
GND --|5 10|-- Q2bar
|6 9|-- SET
|7 8|-- CLKbar
+----------+
```
功能表:
```
+-----+-----++-----+-----+
| CLK | CLR || Q | Q' |
+-----+-----++-----+-----+
| L | H || H | L |
| H | H || L | H |
| Hx | L || Q0 | Q0' |
| Hx | Hx || Q0 | Q0' |
+-----+-----++-----+-----+
```
其中,CLR是清零输入,SET是置位输入,CLK是时钟输入,D1和D2是数据输入,Q1和Q2是数据输出,Q1bar和Q2bar是它们的反相输出。在74LS74中,两个D触发器共享一个时钟信号,CLR和SET信号可以使其中一个D触发器被清零或置位。
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74ls74引脚图及功能表
74LS74是一款D型触发器芯片,具有两个独立的D型触发器。下面是74LS74的引脚图及功能表:
![74ls74_pinout](https://img-blog.csdnimg.cn/20210826153440947.png)
|引脚|名称|功能|
|---|---|---|
|1|CLR|清除端,当CLR为低电平时,两个触发器的输出都被清零|
|2|D|数据输入端,用于输入数据|
|3|CLK|时钟输入端,当CLK上升沿到来时,D数据被锁存|
|4|PR|预置端,当PR为低电平时,两个触发器的输出都被置为1|
|5|Q1|Q1输出|
|6|Q1'|Q1反相输出|
|7|GND|地|
|8|Q2'|Q2反相输出|
|9|Q2|Q2输出|
|10|PRE|预置使能端,当PRE为低电平时,PR端有效|
|11|CLK'|时钟反相输入端,用于级联|
|12|SET|设置端,当SET为低电平时,两个触发器的输出都被置为0|
|13|1D|第一个触发器的数据输入端|
|14|1CLK|第一个触发器的时钟输入端|
|15|1CLR|第一个触发器的清除端|
|16|VCC|电源|
以上是74LS74的引脚图及功能表,希望能对你有所帮助。
74ls161引脚图及功能表
74ls161是一款4位二进制同步计数器,具有多种计数模式,包括二进制、BCD和负计数模式。其引脚图如下:
![74ls161引脚图](https://img-blog.csdnimg.cn/20210928113107460/74ls161_pinout.png)
其中,Vcc和GND分别为芯片的电源输入端。CP(时钟输入)用于输入时钟信号,CE(使能输入)用于使能芯片。R0~R3是并行数据输入端,可以输入4位二进制或BCD码。Q0~Q3是并行数据输出端,输出当前计数器的值。
74ls161还具有多种计数模式,这些模式通过其功能表来定义。以下是74ls161的功能表:
![74ls161功能表](https://img-blog.csdnimg.cn/20210928113107460/74ls161_function_table.png)
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