74ls161引脚图及功能表

74ls161是一款4位二进制同步计数器，具有多种计数模式，包括二进制、BCD和负计数模式。其引脚图如下：


其中，Vcc和GND分别为芯片的电源输入端。CP（时钟输入）用于输入时钟信号，CE（使能输入）用于使能芯片。R0~R3是并行数据输入端，可以输入4位二进制或BCD码。Q0~Q3是并行数据输出端，输出当前计数器的值。

74ls161还具有多种计数模式，这些模式通过其功能表来定义。以下是74ls161的功能表：


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74ls161引脚图及功能真值表

74LS161 是一款4位二进制可增计数器，它的引脚图及功能真值表如下：

引脚图：

          +--------+--+---+
    CLK   |1       |  | 16| Vcc
   CLEAR  |2       |  | 15| Q3
    D0   |3       |  | 14| Q2
    D1   |4  74LS161  13| Q1
    D2   |5       |  | 12| Q0
  ENABLE |6       |  | 11| LOAD
   GND   |7       |  | 10| A
    B   |8       |  | 9 | B
          +--------+--+---+

功能真值表：

   +-----+-----+-----+-----+-------+
   | CLR | CLK | ENP | ENT | COUNT |
   +-----+-----+-----+-----+-------+
   |  L  |  X  |  X  |  X  |   000 |
   |  H  |  ↑  |  L  |  X  |   001 |
   |  H  |  ↑  |  H  |  X  |   010 |
   |  H  |  ↑  |  H  |  L  |   011 |
   |  H  |  ↑  |  H  |  H  |   100 |
   |  H  |  ↓  |  X  |  X  |   111 |
   +-----+-----+-----+-----+-------+

其中，CLR 为异步清零端，当 CLR 为 L 时，计数器的值被清零；CLK 为时钟输入端，计数器在每个 CLK 上升沿时加 1；ENP 和 ENT 分别为计数器的并行使能和串行使能，当 ENP 和 ENT 都为 H 时，计数器可正常工作；COUNT 为计数器的输出值。LOAD 为并行加载控制端，当 LOAD 为 L 时，计数器的值被加载到 A、B、C、D 输入端所对应的 D 触发器中。

74ls74引脚图及功能表

74LS74是一种双D触发器芯片，其引脚图如下所示：

         +-----+--+-----+
  D1 --1-|CLR  Q1|  |VCC  |
  D2 --2-|D    Q2|--3--|D  |
  CP --3-|CP       |  |Q  |
GND --4-|GND      Q\|--5--|Q\ |
  Q2 --5-|Q        |  |CP |
  Q1 --6-|Q\      CP|--4--|CLR|
         +----------+-----+

它的功能表如下：

| CP | D | CLR | Q | Q\ |
| --- | --- | --- | --- | --- |
| 0 | X | 1 | Q | Q\ |
| 0 | X | 0 | 0 | 1 |
| 0 | X | 0 | 1 | 0 |
| 1 | 0 | X | Q | Q\ |
| 1 | 1 | X | Q\ | Q |

其中，X表示任意值，Q\表示Q的反相输出。CP为时钟输入，D为数据输入，CLR为清除（异步复位）输入，Q和Q\为数据输出。在CP为高电平的时候，D的数据被存储在内部，当CP变为低电平时，存储的数据被锁存并输出到Q和Q\。CLR为低电平时，Q和Q\被强制为0，CLR为高电平时，双D触发器重新进入等待状态。