用verilog HDL语言编写一个异步清零同步使能的八进制加法计数器代码，输出为Q和COUT

在Verilog HDL中，我们可以创建一个简单的八进制加法计数器，它具备异步清零和同步使能的功能。下面是一个基本的示例代码：

module async_reset_sync_en_counter (
    input wire clk,       // 主时钟输入
    input wire rst_n,      // 异步清零信号（低电平有效）
    input wire en,         // 同步使能信号
    output reg [7:0] Q,   // 输出8位计数值
    output reg cout        // 计数溢出输出
);

parameter COUNT_WIDTH = 8;  // 定义计数器宽度

// 当en=1且rst_n=0时，计数器开始计数
always @(posedge clk or posedge rst_n) begin
    if (~rst_n && en) begin
        if (Q == 0) begin  // 防止初始化时立即溢出
            Q <= 1'b0;
        end else begin
            Q <= Q + 1'b1;  // 每次clk上升沿，Q加1
        end
    end else begin
        Q <= 8'b0;          // 清零时，将Q置零
    end
end

assign cout = Q[COUNT_WIDTH - 1];  // 当最左边的bit变为高电平时，触发计数溢出

endmodule

在这个模块中，`clk`是系统时钟，`rst_n`是异步清零信号，当rst_n低电平时表示清零；`en`是同步使能信号，只有当en为高时计数器才会响应时钟的上升沿更新。`Q`是8位寄存器数组用于存储计数值，`cout`是溢出标志位，当最高位变高时，说明计数已经完成一次循环。