用verilog HDL语言编写一个异步清零同步使能的八进制加法计数器代码

在Verilog HDL中，编写一个异步清零同步使能的八进制加法计数器，我们可以使用`always @(posedge clk)`组合逻辑块来结合异步清零信号(`reset`)和同步使能信号(`en`)。这里是一个简单的示例：

module async_reset_sync_en_counter(
    input wire clk,        // 时钟输入
    input wire reset,       // 异步清零信号
    input wire en,          // 同步使能信号
    output reg [7:0] count // 八进制计数器输出
);

reg next_count;   // 计数器的下一次状态

// 当使能有效并且之前未被清零时，更新计数器
always @(posedge clk or posedge reset) begin
    if (!reset && en) begin
        if (count == 8'd7)      // 达到最大值后计数从0开始
            next_count = 0;
        else
            next_count = count + 1;    // 其他情况加一
    end else
        next_count = count;    // 清零或非使能时保持不变
end

assign count = next_count;  // 将计算出的状态赋给输出

endmodule