请设计一个原码转换为补码的电路，并给出verilog设计模块的设计源代码以及逻辑图（可以采用数据流建模或行为建模，数据位宽4位）

原码转补码是一个基本的数字逻辑操作，通常用于计算机处理负数的存储和运算。在Verilog中设计这样一个电路，我们可以使用行为建模的方式，因为它允许我们直接描述信号的行为。

module signed_to_twos_complement(
    input [3:0] in_sign,   // 原码的符号位
    input [3:0] in_value,  // 原码数值部分
    output reg [6:0] out_value,  // 补码结果
    input clk,            // 时钟信号
    input reset           // 外部复位信号
);

// 行为建模，当输入时钟上升沿到来并且未复位时
always @(posedge clk or posedge reset) begin
    if (~reset) begin
        out_value <= 8'b0;  // 当复位时，清零输出
    end else if (in_sign == 4'd1 && in_value > 4'd0) begin
        out_value <= ~in_value + 1'b1 << 7;  // 负数取反加一（即：原码减去最大正数）
    else
        out_value <= in_value;
end
endmodule