四位全加器verilog

下面是一个四位全加器的 Verilog 实现：

module full_adder_4bit(A, B, Cin, Sum, Cout);
  input [3:0] A, B;
  input Cin;
  output [3:0] Sum;
  output Cout;
  wire [2:0] carry;
  
  // 第一位加法器
  full_adder FA1(.A(A[0]), .B(B[0]), .Cin(Cin), .Sum(Sum[0]), .Cout(carry[0]));
  
  // 第二位加法器
  full_adder FA2(.A(A[1]), .B(B[1]), .Cin(carry[0]), .Sum(Sum[1]), .Cout(carry[1]));
  
  // 第三位加法器
  full_adder FA3(.A(A[2]), .B(B[2]), .Cin(carry[1]), .Sum(Sum[2]), .Cout(carry[2]));
  
  // 第四位加法器
  full_adder FA4(.A(A[3]), .B(B[3]), .Cin(carry[2]), .Sum(Sum[3]), .Cout(Cout));
endmodule

该模块接收两个四位二进制数 A 和 B，以及一个进位信号 Cin，并输出一个四位二进制数 Sum 和一个进位信号 Cout。其中，使用了四个 full_adder 模块，分别对 A 和 B 的每一位进行加法运算，并将进位信号进行传递和累加。最终的进位信号 Cout 即为两个四位二进制数相加时的进位结果。