四位全加器verilog结构化

四位全加器（Four-bit Full Adder）在Verilog语言中通常用于构建更复杂的算术逻辑单元，它是一个基本的数字逻辑电路，可以对两个4位二进制数相加，并加上一个进位输入。在结构化的Verilog设计中，这种加法器由三个基本门级元件组成：两个与非门（AND NOT，即与或非），一个异或门（XOR），以及一个或门（OR）。以下是其基本的模块结构：

module four_bit_adder(
    input [3:0] a,      // 第一位加数
    input [3:0] b,      // 第二位加数
    input c_in,         // 进位输入
    output reg [3:0] sum, // 和
    output carry_out     // 最高位的进位输出
);
    // 门级电路部分
    wire xor_result;
    wire and_not_a_b;

    xor(xor_result, a, b); // 计算a XOR b
    and_not_and_or(a, b, and_not_a_b); // (a & ~b) | (~a & b)

    assign sum = xor_result ^ and_not_a_b; // 相加结果
    assign carry_out = a & b | (xor_result & and_not_a_b); // 计算进位
endmodule

// 辅助函数
function logic and_not_and_or(input [3:0] a, input [3:0] b, output reg [3:0] result);
    result = {a[3], ~(a[2] & b[2]), ~(a[1] & b[1]), ~(a[0] & b[0])};
endfunction

在这个模块中，`and_not_and_or` 函数实际上是实现了与非门的操作，通过逐位与取反来得到对应位置的加法结果。