第2关:原码一位乘法器设计实验代码

这是一个基于 Verilog HDL 的原码一位乘法器设计实验代码，仅供参考：

module one_bit_multiplier(input a, input b, output y);
    assign y = a & b;
endmodule

该代码实现了一个原码一位乘法器，使用 `a` 和 `b` 作为输入，输出 `y`。在 Verilog HDL 中，`&` 符号表示按位与运算。因此，当 `a` 和 `b` 同时为 1 时，`y` 为 1，否则 `y` 为 0。