用veirlog语言设计一个含有预置数，左移，右移和保持功能的八位寄存器

在Verilog语言中，设计一个带预置数、左移、右移和保持功能的八位寄存器可以分为以下几个部分：

module EightBitRegister (
    input wire clk,      // 时钟信号
    input wire rst_n,     // 复位信号
    input [7:0] data_in, // 数据输入
    input wire shift_en,  // 左移或右移控制信号
    input wire lshift,    // 左移指示
    input wire rshift,    // 右移指示
    output reg [7:0] data_out // 数据输出
);

// 寄存器模块
reg [7:0] register;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        register <= 8'b0;   // 当复位时，清零寄存器
    end else if (shift_en) begin
        if (lshift) // 左移操作
            register <= {register[6:0], register[7]};
        else if (rshift) // 右移操作
            register <= {register[7], register[6:0]};
        else begin // 保持模式，不做移动，直接复制数据
            register <= data_in;
        end
    end else begin
        // 如果没有移动，正常的数据输入
        register <= data_in;
    end
end

assign data_out = register; // 输出寄存器的内容

endmodule