使用Verilog HDL完成设计一个下降沿触发D触发器，同步（高电平有效），异步（低电平有效）置数

在Verilog HDL中，设计一个下降沿触发的D型同步和异步触发器涉及到定义模块、输入端口、输出端口以及敏感区来检测下降沿。这里分别给出同步和异步版本的设计：

**同步D触发器 (High-Level Synthesis)**

module sync_DFF (
    input wire clk,                // 同步时钟信号
    input wire rst_n,              // 置位清零信号（低电平有效）
    input wire D,                  // 数据输入
    output reg Q                     // 输出数据
);
    always @(posedge clk or posedge rst_n) begin
        if (!rst_n)   // 置位清零信号生效
            Q <= 0;      // 异步置数下，Q保持0状态
        else if (rising_edge(clk))  // 下降沿触发
            Q <= D;         // 接收到新的D值时更新
    end
endmodule

在这个模块中，当`clk`上升沿到来并且`rst_n`为0时（即同步清零），Q被设为0；如果`rst_n`无效并且有上升沿，则Q从D输入值更新。

**异步D触发器 (Asynchronous Operation)**

module async_DFF (
    input wire D,                  // 数据输入
    input wire set,                // 异步置数信号（低电平有效）
    output reg Q                     // 输出数据
);
    always @(*) begin
        if (set)     // 异步置数信号生效
            Q <= D;       // 当set为低时，Q接收到的新D值将存储
    end
endmodule

在这个版本中，`set`信号控制是否进行异步置数。当`set`为低时，不论`clk`的状态如何，Q都会立即更新为D的当前值。