分别使用 Verilog HDL 的结构描述方法对下降沿触发的 D 触发器、J - K 触发器、T 触发器模块的描述，且使他们均具有异步置位、复位控制端，低电平有效

在Verilog HDL中，我们使用结构描述法（Structural Modeling）来设计数字电路模块，如D触发器、JK触发器和T触发器。这些触发器通常会包含输入信号、状态寄存器以及异步置位和复位控制。以下是三种基本触发器的结构描述，假设所有控制信号都是低电平有效的：

1. **下降沿触发的D触发器** (DFF Edge Triggered)

module D_FF (
    input wire clk,           // 主时钟输入
    input wire rst_n,          // 异步复位信号, low = reset
    input wire din,            // 数据输入
    input wire pos_n,          // 异步置位信号, low = set
    output reg q                // 状态输出
);
    always @(posedge clk or negedge rst_n) begin
        if (~rst_n)      // 复位条件
            q <= 0;
        else if (pos_n)  // 置位条件
            q <= din;
        else             // 没有操作时保持当前值
            q <= q;
    end
endmodule

2. **J-K触发器** (JK Flip-Flop)

module JK_FF (
    input wire clk,           // 主时钟输入
    input wire rst_n,          // 异步复位信号
    input wire j, k,           // J和K输入
    input wire pos_n,          // 异步置位信号
    output reg q                // 状态输出
);
    always @(posedge clk or negedge rst_n) begin
        if (~rst_n)       // 复位条件
            q <= 0;
        else if ((j & k) | (!q & pos_n)) // 非门处理J-K组合
            q <= ~q;
        else
            q <= q;  // 没有操作时保持当前值
    end
endmodule

3. **T触发器** (T Flip-Flop)

module T_FF (
    input wire clk,           // 主时钟输入
    input wire rst_n,          // 异步复位信号
    input wire t,              // T输入
    input wire pos_n,          // 异步置位信号
    output reg q                // 状态输出
);
    always @(posedge clk or negedge rst_n) begin
        if (~rst_n)         // 复位条件
            q <= 0;
        else if (t & pos_n)   // T置位且异步置位
            q <= 1;
        else                 // 其他情况保持当前值
            q <= q;
    end
endmodule