3.用硬件描述语言 Verilog HDL设计一个异步清零(低电平有效)的30进制的计数器。

在Verilog HDL中，设计一个异步清零的30进制计数器通常会涉及到模块定义、输入输出信号声明、以及状态机的设计。这里是一个简单的示例：

module async_counter_30 (
    input wire clk,       // 时钟输入
    input wire reset,      // 异步清零输入，低电平有效
    output reg [29:0] count   // 输出30位的计数器值
);

// 状态机变量，初始化为30表示初始状态
localparam COUNT_START = 30'd0;
reg [29:0] current_state;

always @(posedge clk or posedge reset) begin
    if (reset)        // 当reset为低电平时，清零计数器
        count <= COUNT_START;
    else if (clk'event and clk == 1'b1)  // 非边缘触发，只对上升沿响应
        case(current_state)
            COUNT_START:     // 初始状态，计数开始
                current_state = COUNT_START + 1;  // 递增计数
                // ...
            29'd28:           // 30减一后回到COUNT_START，完成一轮计数
                current_state = COUNT_START;
            default:          // 其他状态下保持当前值
                current_state <= current_state;
        endcase
end

endmodule

在这个例子中，`clk`是系统时钟输入，`reset`用于异步清零，`count`是30位的计数器。状态机通过`current_state`变量控制计数过程。当`reset`变为低电平（即清零），`count`将重置回起始状态。

请注意，实际代码中你需要编写29个内部状态，每个状态代表从0到29的计数值。这只是一个基础框架，具体实现需要添加所有状态转移条件。