写一个fifo的verilog

下面是一个基于双端队列实现的FIFO的Verilog代码示例：

module fifo (
  input clk,
  input rst,
  input wr_en,
  input rd_en,
  input [DATA_WIDTH-1:0] wr_data,
  output [DATA_WIDTH-1:0] rd_data,
  output empty,
  output full
);

  parameter DEPTH = 16;
  parameter DATA_WIDTH = 8;

  reg [DATA_WIDTH-1:0] mem [0:DEPTH-1];
  reg [DATA_WIDTH-1:0] rd_data_reg;
  reg [DEPTH-1:0] wr_ptr;
  reg [DEPTH-1:0] rd_ptr;
  reg [DEPTH-1:0] count;

  assign empty = (count == 0);
  assign full = (count == DEPTH);

  always @(posedge clk) begin
    if (rst) begin
      wr_ptr <= 0;
      rd_ptr <= 0;
      count <= 0;
    end else begin
      if (wr_en && !full) begin
        mem[wr_ptr] <= wr_data;
        wr_ptr <= wr_ptr + 1;
        count <= count + 1;
      end
      if (rd_en && !empty) begin
        rd_data_reg <= mem[rd_ptr];
        rd_ptr <= rd_ptr + 1;
        count <= count - 1;
      end
    end
  end

  assign rd_data = rd_data_reg;

endmodule

该FIFO模块具有以下输入和输出：

- clk：时钟信号
- rst：复位信号
- wr_en：写使能信号
- rd_en：读使能信号
- wr_data：写入数据信号
- rd_data：读出数据信号
- empty：FIFO是否为空的信号
- full：FIFO是否满的信号

该FIFO模块使用一个双端队列实现，具有深度DEPTH和数据宽度DATA_WIDTH。在时钟上升沿时，如果FIFO不为空，则可以从队列中读出数据，并将读指针前移。如果FIFO不满，则可以将数据写入队列，并将写指针前移。如果FIFO为空，则empty信号为1。如果FIFO已满，则full信号为1。