帮我写一个fifo用verilog

好的，这里提供一个简单的 FIFO 的 Verilog 实现，包括读写端口：

module fifo(
  input clk, rst, wr_en, rd_en,
  input [7:0] data_in,
  output reg [7:0] data_out,
  output reg empty, full
);

parameter DEPTH = 8;

reg [7:0] mem [0:DEPTH-1];
reg [2:0] wr_ptr, rd_ptr;
reg [2:0] count;

assign empty = (count == 0);
assign full = (count == DEPTH);

always @(posedge clk or posedge rst) begin
  if (rst) begin
    wr_ptr <= 3'b000;
    rd_ptr <= 3'b000;
    count <= 0;
  end else begin
    if (wr_en && !full) begin
      mem[wr_ptr] <= data_in;
      wr_ptr <= wr_ptr + 1;
      count <= count + 1;
    end
    if (rd_en && !empty) begin
      data_out <= mem[rd_ptr];
      rd_ptr <= rd_ptr + 1;
      count <= count - 1;
    end
  end
end

endmodule

这个 FIFO 模块有 8 个字节的深度，即可以存储 8 个 8 位数据。它有 4 个输入端口和 3 个输出端口：

- clk 和 rst 分别是时钟和复位信号；
- wr_en 和 rd_en 分别是写和读的使能信号；
- data_in 是写入的数据，data_out 是读出的数据；
- empty 和 full 分别表示 FIFO 是否为空和已满。

这个 FIFO 使用了一组指针 wr_ptr 和 rd_ptr，以及计数器 count 来跟踪数据的存储和读取。当写入数据时，将数据写入存储器中，并将 wr_ptr 指针递增。当读取数据时，从存储器中读取数据，并将 rd_ptr 指针递增。在每个时钟上升沿时更新计数器 count 和指针 wr_ptr 和 rd_ptr。

需要注意的是，这个 FIFO 模块没有考虑异步读写时序问题，如果需要进行异步读写，需要对此进行修改。