写一个fifo的verilog代码

以下是一个简单的FIFO Verilog代码示例：

module fifo(
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [7:0] data_in,
    output reg [7:0] data_out,
    output reg empty,
    output reg full
);

parameter WIDTH = 8;
parameter DEPTH = 16;

reg [WIDTH-1:0] mem [0:DEPTH-1];
reg [4:0] wr_ptr = 0;
reg [4:0] rd_ptr = 0;
reg [4:0] count = 0;

always @(posedge clk) begin
    if (rst) begin
        empty <= 1;
        full <= 0;
        wr_ptr <= 0;
        rd_ptr <= 0;
        count <= 0;
    end else begin
        if (wr_en && !full) begin
            mem[wr_ptr] <= data_in;
            wr_ptr <= wr_ptr + 1;
            if (wr_ptr == DEPTH) wr_ptr <= 0;
            count <= count + 1;
            empty <= 0;
            if (count == DEPTH) full <= 1;
        end
        if (rd_en && !empty) begin
            data_out <= mem[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            if (rd_ptr == DEPTH) rd_ptr <= 0;
            count <= count - 1;
            full <= 0;
            if (count == 1) empty <= 1;
        end
    end
end

endmodule

这个FIFO模块具有8位数据宽度和16个深度。它包括输入时钟和复位信号，读写使能信号，输入和输出数据端口以及空和满标志输出。FIFO使用了一个带有读写指针的内存数组来存储数据。读和写指针通过计数器来跟踪FIFO中的数据量。当队列为空或满时，空和满标志将被设置。当读和写指针到达队列的末尾时，它们将被重置为0。