用case语句写出3到8二进制译码器的Verilog代码

在Verilog语言中，你可以使用case语句编写一个3到8位的二进制译码器。假设输入有3位（M2、M1、M0），我们需要对应8种不同的输出状态。以下是简单的Verilog代码示例：

module three_to_eight_decoder (
    input [2:0] binary_input,   // 3位输入
    output reg [7:0] decoded_output   // 8位输出
);

// Case statement for each output bit
case (binary_input)
    3'b000: decoded_output = 3'd0;       // 输出对应二进制数0
    3'b001: decoded_output = 3'd1;
    3'b010: decoded_output = 3'd2;
    3'b011: decoded_output = 3'd3;
    3'b100: decoded_output = 3'd4;
    3'b101: decoded_output = 3'd5;
    3'b110: decoded_output = 3'd6;
    3'b111: decoded_output = 3'd7;

    // Default case for unused inputs (通常设为高阻或X)
    default: decoded_output = 3'hFF;
endcase

endmodule